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再來幾篇相關的

SystemC促使SoC設計走向更高抽象層
驗證邁向更高抽象層級


驗證語言使用調查　SystemVerilog人氣上升
John Cooley針對818位工程師的驗證工具使用狀況調查的第二部份已經發表。該調查發現，
SystemC的使用率大幅落後於設計師兩年前的預期，而SystemVerilog的使用率在上升，
但大部份用於驗證而非設計。
根據四月所發表的第一部份調查推斷，工程師逐漸規避特殊化的驗證語言，繼續青睞Verilog
，而且在模擬方面逐漸捨Cadence、轉向Synopsys。這項從三月開始以Synopsys使用者社群為
基礎受訪者，總計發出2萬5,000封電子郵件的調查，總共有818位受訪者回覆；調查的第二部
份著重於SystemC和SystemVerilog。
在2005年的驗證調查中，42%的回覆者表示將在未來6個月內在計畫中使用SystemC。可是在2007
年的調查中，只有23%的回覆者表示他們的計畫在使用SystemC。Cooley對此表示困惑：「不過
我知道Synopsys一定會說，這證明了他們在多年前棄SystemC而擁抱SystemVerilog是正確的作法。」
2007年與2005年的調查只有一點維持一致，即SystemC的用途。在最新的調查中，73.7%在高階
建模(high-level modelinng)中採用SystemC，64.2%用於驗證，僅有5.8%用於設計。最常用的
SystemC工具是免費的Open SystemC Initiative模擬器，其次是Cadence NC-SystemC。
2005的調查中，19%的回覆者表示計劃在未來6個月內使用SystemVerilog。2007年的調查中，
35.1%的人表示如今正使用該語言。其中80.2%的人用於驗證，15.8%用於驗證和設計，只有
4.1%的人僅在設計中採用該語言。
Cooley表示，看來目前SystemVerilog僅限於扮演驗證語言的角色(就像SystemC一樣)。
有80.8%的回覆者表示還沒有SystemVerilog的投片。Synopsys VCS是迄今為止最廣泛使用
的SystemVerilog工具。

(參考原文：Cooley survey: SystemVerilog up, SystemC down)

(Richard Goering)

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※ 來源: 台大電信 DISP 實驗室 (http://disp.twbbs.org)
※ 作者: dog  來自: 140.112.175.132  時間: 2008-04-28 13:28:39
※ 編輯: dog  來自: 140.112.175.132  時間: 2008-04-28 13:29:06
※ 編輯: dog  來自: 140.112.175.132  時間: 2008-04-28 13:30:12