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作者 poemsing (___)
標題 Re: [請益] 面試被問後段製程為什麼半導體蓋那麼高
時間 Wed Dec 14 19:09:01 2022

※ 引述《mytaiwan (轉角遇到困難)》之銘言：
: 如題，面試某科技廠時被問CMP和BEOL這些方向，結果人資問BEOL為什麼要蓋那麼高（示
: 意圖）我說訊號傳遞，人資說能不能再清楚一點，然後我也不知道怎麼掰了。回到家還是
: 在想為什麼要一直堆疊，可是谷歌的結果也是沒答案，各位鄉民知道嗎？
: https://i.imgur.com/EGNtsRB.jpg


認真回覆你的問題，不要說Ptt沒有溫暖

1. 以銅製程CMOS Logic製程而言，channel size從80nm＞55＞40＞28＞1x FinFet，
Device尺寸一直微縮，對應就是你BEOL金屬化metal routing線就跟著約細密，
然後DUV黃光曝光有極限，當難以Routing時，就會把走線往上延伸一層，
有點類似BEOL 的Metal +Via當contact用。
BTW, 最容易理解的範例就是例如28nmCOMS下的6T SRAM是需要3層Metal來完成，因為Bit
size太細，M1只是將contact 往上拉騰出空間，M2和M3分別完成BL和WL的走線。

2.部分embedded High voltage製程，為了避免金屬走線電壓差過大，所以必須讓開Metal
 space，當空間不足以routing時，就必須往上畫。

3.部分RF元件，必須使用電感，因此會有Ultra thick metal的使用。

4.製程需要電容，其中MOM，就是需要METAL和METAL夾的寄生電容。

總結，
一般成熟的CMOS Logic製程都會提供多種metal option給客戶用，不乏有1P10M的選項，
但是越多層Metal，成本越高，cycle time越長，所以能少一層是一層

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.231.146.46 (臺灣)
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※ 同主題文章:
[請益] 面試被問後段製程為什麼半導體蓋那麼高
12-14 12:24 mytaiwan
Re: [請益] 面試被問後段製程為什麼半導體蓋那麼高
12-14 19:09 poemsing
※ 編輯: poemsing (118.231.146.46 臺灣), 12/14/2022 19:09:36
※ 編輯: poemsing (118.231.146.46 臺灣), 12/14/2022 19:11:56
→ magamanzero: 幫推一下 認真回的 沒人理QQ1F 12/14 19:29
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推 nanpolend: 專業摩爾定律失效也是因為原子間距離太過接近，已經是量子物理的範疇9F 12/14 19:58
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→ VicLien: 這回答 是哪家的RD整合不難猜耶34F 12/14 21:27
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